ALU 산술 논리 장치로 두 숫자의 (덧셈, 뺄셈같은) 산술연산과 (배타적 논리합, 논리곱, 논리합같은) 논리연산을 계산하는 디지털 회로이다. 산술논리장치는 컴퓨터 중앙처리장치의 기본 설계 블록이다. Mux와 같이 출력신호는 제어신호에 의하여 입력신호 중에 선택된다. ▶ALU dataflow VHDL library ieee; use ieee.std_logic_1164.all ; use ieee.std_logic_unsigned.all; --출력에 A+B 와 같은 +연산을 하기위한 헤더파일 entity ALU is --ALU의 포트선언 port (A,B : in std_logic_vector(3 downto 0); --A와 B는 4비트(3부터0까지내림차순)으로 이루어진 입력로직벡터 S : in std_lo..
