VHDL신호 변수 상수 ●신호(signal) 1. architecture 의 begin 전에 선언, 선언된 architecture 안에서만 전역적 사용 2. 내부 신호들은 값을 할당받거나 다른 논리회로로 전달 가능 3. VHDL 합성시 선(wire)로 구현 4. 신호에 값을 할당하기 위해서 ' VHDL 2019.07.15