조합회로 - 비교기 (자료흐름적 모델링)

●조합회로 : 임의의 시간에서의 출력이 이전의 입력에 관계없이 현재의 입력 조합으로부터 결정되는 논리회로

ex)반/전 가산기,반/전 감산기,병렬가감산기, 디코더,인코더,MUX,DEMUX,비교기 등등!

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★ 비교기 : 두 개의 입력을 비교하여 결과를 출력하는 회로

카노맵으로 논리식 구하기

▶자료흐름적(Dataflow) VHDL

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

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entity twobitcom is

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Port (A : in STD_LOGIC_VECTOR (1 downto 0); --포트설정

B : in STD_LOGIC_VECTOR (1 downto 0); -- A와 B는 2비트 내림차순 이루어진 입력로직벡터 ,( A1A0 ) ,( B1B0 )

X : out STD_LOGIC; -- X,Y,Z 는 출력로직

Y : out STD_LOGIC;

Z : out STD_LOGIC);

end twobitcom;

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architecture Dataflow of twobitcom is -- 자료흐름적모델링으로 위에 카노맵에서 나온 부울식, 논리식으로 입력해줌

begin

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X<=( A(0) AND (NOT B(0)) AND (NOT B(1))) OR ( A(1) AND (NOT B(1)) ) OR ( A(1) AND A(0) AND (NOT B(0)) );

--X에 A0*(=AND)B1'*(=AND)B0' +(=OR) A1*(=AND)B1' +(=OR) A1*(=AND)A0*(=AND)B0'

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Y<= ( A(0) XNOR B(0)) AND (A(1) XNOR B(1));

--Y에 (A0 XNOR b0) 연산 *(=AND) (A1 XNOR B1)연산결과

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Z<=( (NOT A(1)) AND B(1) ) OR ( (NOT A(1)) AND (NOT A(0)) AND B(0) ) OR ( (NOT A(0)) AND B(1) AND B(0) );

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--Z에 A1'*(=AND)B1 +(OR) A1'*(=AND)A0'*(=AND)B0 +(OR) A0‘**(=AND)B1*(=AND)B0

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end Dataflow;

★결과 시뮬레이션

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