VHDL

모듈로 10 UP-DOWN-COUNTER

전자자연인 2021. 6. 9. 21:40
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1.모듈로 10 UP-DOWN-COUNTER

 

카운터에서 구별되는 상태 수가 10가지 일 때, 이카운터의 modulus 10 -> modulo-10(간단히 mod-10; 2)카운터 라고 함 <!--[endif]--> 

원하는 값까

S0

지만 카운트 하고 처음부터 다시 카운트

 

 

Sn에서 1증가 시 S(n+1) 1감소 시 S(n-1) 이다.

S9에서 1증가 시 S0이고, S0에서 1감소 시 S9이다.

 

10단계의 모듈로 이기 때문에 0000에서 1001까지 (10진수로 0부터 9까지)의 단계로 이루어져 있다.

 

 

2. 소스코드 및 설명 

 

 

 

 

 

 

 

 

 

3. 시뮬레이션 및 결과 설명

 

 

 

 

(1) RESET=1일시 초기값은 “0000” (S0state)가 된다.

 

(2) UP_DOWN신호가 0이고, CLK Rising_edge일시 S0에서 1단계가 감소하므로 최대 값인 S9 “1001”이 출력된다.

 

(3) "0100" (S4)에서 CLK risinge_edge이고 UP_DOWN신호가 1이므로 증가하므로 "0101“ (S5)가 출력된다.

 

 

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