자연인 D.I.Y

1. 4비트 가산기 3개의 전가산기 + 1개의 반가산기로 이루어지며 4비트인 두 수 A와 B를 가산하여 5비트의 출력이 나온다. ■ 1개의반가산기+3개의전가산기 를 이용한 구조적모델링 1개의 반가산기 전가산기 ( 3번 사용 = 3개) ■시뮬레이션 결과

반감산기 두입력 A와 B에 대해서 Y = A - B 의 형식으로 출력을 얻고 이때 감산의 경우에는 10진산술연산에서와 같이 자리 빌림수가 발생하기 때문에 그에 대한 해석을 진행 따라서 반감산기의 출력은 2가지로 구성 차(difference)와 자리빌림(borrow)가 출력 반감산기의 논리식과 논리회로 반감산기 schematic ■반감산기 자료흐름적 모델링 library ieee; use ieee.std_logic_1164.all; entity half_substractor_dataflow is port ( X : in std_logic; Y : in std_logic; D : out std_logic; Bo : out std_logic); end half_substractor_dataflow; archi..

전가산기의 진리표 및 논리식 Temp1,temp2,temp3는 구조적 모델링에 사용할 신호 signal ■구조적모델링 소스코드 library ieee; use ieee.std_logic_1164.all; entity full_adder_structure is --full_adder_structure에대한 entity Port (X : in std_logic; Y : in std_logic; Ci : in std_logic; S : out std_logic; Co : out std_logic); end full_adder_structure; architecture Structural of full_adder_structure is --신호 temp1,temp2,temp3 정의 signal temp1: st..

●반가산기 1Bit 짜리 2개 를 덧셈한 (Sum)과 자리올림수(Carry)를 구하는 조합논리회로 반가산기 진리표와 논리식 반가산기 Schematic ■구조적 모델링 반가산기 구조적 모델링에 사용할 Gate library ieee; use ieee.std_logic_1164.all; entity half_adder_structure is --half_adder_structure의 입력 출력 설정 Port(X:in std_logic; Y:in std_logic; S:out std_logic; C:out std_logic); end half_adder_structure; architecture Structural of half_adder_structure is --half_adder에 대한 구조적모델링 co..

●자료흐름적 모델링 (Dataflow Modeling) 1. 일반적으로 프로세스문(process statement)을 사용하지 않으며 boolen 식이나 논리식(AND,OR)으로 하드웨어 동작 표현 -> 논리식이 복잡해지는 경우 정확한 표현을 찾기 어려움 2. 간단한 로직의 표현에 많이 사용 -> ex) when~else 구문, with ~select ~when 구문 3. 데이터흐름을 나타내듯이 시스템의 기능을 나타냄 4. VHDL구문 중에서 주로 동시 신호 할당 문으로 기술 ●동작적 모델링(Behavioral Modeling) 1. Functional or Algorithm Descriptopn 2. 입력상태에 대한 출력 결과만을 고려한 기술 방법 3. 시스템이 내부적으로 어떠한 하드웨어적인 구조를 가..

● 동시문(Concurrent Statement) & 순차문(Sequential Statement) ● 동시문(Concurrent Statement) 1. 회로의 동작이나 구조를 서술하기 위한 process나 블록 간의 연결상태를 서술하는 용도로 사용 2. 표현 문장의 순서에 상관없이 똑같은 우선순위 3. Simulation을 하면 첫번째 줄의 쓰여진 동작이나 마지막 줄에 쓰여진 동작표현이나 같은 시간에 simulation 가능 4. process문, block문, 병렬신호 배정문, 병렬 주장문, port map등 ● 순차문(Sequential Statement) 1. 일반적인 로직의 순차적 상태를 기술할 수 있는 문장 2. 반드시 앞의 문장이 진행되어야 뒤에 문장이 진행 3. 병렬문의 subprogra..

연산자 1. 논리연산자 -> and , or, nand, nor, xor, xnor, not 2. shfit 연산자 -> sll(shift left logic), srl(shift right logic) -> sla(shift left arithmetic), sra(shift right arithmetic) 3. 관계 연산자 -> =, /=(같지않다), =(크거나 같다) 4. 산술 연산자 -> +, -, *, /, mod, rem, abs, **(exponentation) 5. 연결 연산자 -> &(시그널 concatenation) 예약어 (지정어 : Reserved Keywords) - 미리 지정된 문자열 (식별어로 사용 불가) abs, after, array, block, buffer, bus, ca..

●신호(signal) 1. architecture 의 begin 전에 선언, 선언된 architecture 안에서만 전역적 사용 2. 내부 신호들은 값을 할당받거나 다른 논리회로로 전달 가능 3. VHDL 합성시 선(wire)로 구현 4. 신호에 값을 할당하기 위해서 '

VHDL 기본 구성 Package : 설계에 사용될 라이브러리 선언 Entity (외부 인터페이스 구성) : 회로의 입출력 단자를 명시/반드시 entity이름이 file이름이 됨. Architecture(모듈 동작 구성) : 회로의 동작 (내부 연산)을 포현 ●Library 1. VHDL의 필요한 문법이 특정 형식으로 정의되어 있는 것 2. 컴파일시 코딩 문법들을 이미 정의되어 있는 library를 참조 3. Library에 미 정의된 문법 및 표현은 컴파일러는 알지 못함 4. 보다 편한 VHDL 언어 사용을 위해 많이 사용되는 표현들을 미리 정의해서 저장해 놓은것 5. IEEEE 표준 library를 사용. ●Package std_logic_1164 : VHDL 모델링을 위해 향상된 데이터 타입을 제공..