VHDL 기본 구성

VHDL 기본 구성

 

Package : 설계에 사용될 라이브러리 선언

Entity (외부 인터페이스 구성) : 회로의 입출력 단자를 명시/반드시 entity이름이 file이름이 됨.

Architecture(모듈 동작 구성) : 회로의 동작 (내부 연산)을 포현

 

●Library 

 1. VHDL의 필요한 문법이 특정 형식으로 정의되어 있는 것

 2. 컴파일시 코딩 문법들을 이미 정의되어 있는 library를 참조

 3. Library에 미 정의된 문법 및 표현은 컴파일러는 알지 못함

 4. 보다 편한 VHDL 언어 사용을 위해 많이 사용되는 표현들을 미리 정의해서 저장해 놓은것

 5. IEEEE 표준 library를 사용.

 

●Package

std_logic_1164 : VHDL 모델링을 위해 향상된 데이터 타입을 제공, std_logic 및 std_logic_vector 데이터 타입을 포함

std_logic_arith  : 수치 연산을 위한 패키지, signed/unsigned 데이터 타입을 정의 , signed/unsigned 데이터 타입에 적용되는 산술함수 포함

std_logic_signed : signed_logic_vector 데이터 타입에 적용되는 signed 수치 연산을 제공

std_logic_unsigned :  unsigned_logic_vector 데이터 타입에 적용되는 signed  수치 연산을 제공

 

●Entity

1. 각 entit 선언은 인터페이스 신호를 포함하고 이를 통해 다른 모듈과 연결 제공

2. 하나의 entit는 여러 개의 아키텍쳐를 가질 수 있음

3. port선언 : entit 선언 안에 위치하고 인터페이스 신혿호들이 정의됨

 

●Port 의 종류

In : 입력(신호가 해당 entit로 입력되는 경우)

Out : 출력(해당 entit에서 신호가 출력되는 경우)

Inout : 입출력(해당 entity에서 양방향으로 사용되는 경우)

Buffer : 한 회로의 출력이면서 다른 회로의 입력으로 작ㅇㅇ

 

●Architecture body

1. 회로의 동작 상태와 내부의 선 연결상태를 기술

2. Architecture body에는 모듈 연산을 정할 여러 구문 작성 -> 구조적 모델링,동작적 모델링,자료흐름적 모델링 3가지 방법

3. 모든 문장들은 병렬문(concurrent statement)로 서술되어야 함

4. 임의의 개수의 병렬문이 올 수 있고, 각 병렬문은 서로 독립적으로 동작

 

●하위 모듈은 고유의 entit_Architecture pair를 가지고 있어야 하고, 상위 블록(Top module)에서 하위 모듈을 불러와셔 연결

 -> 구조적 표현 port map