VHDL신호 변수 상수

●신호(signal)

1. architecture 의 begin 전에 선언, 선언된 architecture 안에서만 전역적 사용

2. 내부 신호들은 값을 할당받거나 다른 논리회로로 전달 가능

3. VHDL 합성시 선(wire)로 구현

4. 신호에 값을 할당하기 위해서 '<=' 연산자 사용

5. signal 신호이름 : 데이터형식[지정범위]:=초기값;

  ex)  signal internal_sig : std_logic_vector(3 downto 0) := "1111";

        signal interal_sig2 : integer range 0 to 2 :=  1;

 

● 변수(Variable) 

1. process 나 sub program(별도 모듈) 안에서만 지역적 사용

2. signal과 달리 합성 시에 구현 안됨, 중간 연산 단계에서 주료 사용

3. 할당방법이 다름 ( := 사용) !!

4. Variable 변수이름 : 데이터형식 [지정범위] := 초기값 ;

   ex) variable := a and b;

                 c <= variable or e;

 

● 상수(Constant)

1. architecutre 와 begin 사이 선언 혹은 패키지에서 선언

2. 초기에 선언한 상수의 값을 유지하는데 사용

  constant 상수이름 : 데이형식 [지정범위] := 상수값;

ex) constant MAX_LENGTH : integer := 6;

      constant MAX_VALUE : std_logic_vector(3 downto 0) := "1110";